華為發布「韜定律」V2版論文

7月4日，觀察者網獲悉，根據中國科學院科技論文預發布平台ChinaXiv最新公示論文，華為半導體負責人何庭波於7月3日發布《面向多層級電子系統的時間縮微理論》（韜定律）V2版本。

相比5月25日發布的V1版本，新版在原有理論框架基礎上，補充了大量工程落地細節、實測量化數據和產品演進路線，進一步完善了以時間常數τ為核心的後摩爾時代縮放理論體系。

從論文結構來看，V2版本對V1版本的引導段落進行了整合，形成8章完整論述體系，章節邏輯和技術分層更加清晰。新版論文還新增多張原理與實物示意圖，覆蓋τ分層時空模型、LogicFolding架構、鍵合界面截面、Unified Bus互連架構、Hi-ONE光引擎等核心技術，使「時間縮微」理論從概念闡述進一步延伸到系統級技術路徑展示。

在工程落地層面，V2版本重點細化了LogicFolding的齒比（gear ratio）概念。論文顯示，當混合鍵合間距接近頂層金屬布線尺寸時，3D設計空間可由傳統「宏塊級離散優化」轉向「單元級連續優化」，從而實現更接近全局最優的垂直邏輯劃分。

這意味着傳統3D堆疊不再只能按照功能模塊進行分層，而是可以在更細粒度的電路單元層面展開設計優化。

新版論文還新增了量產實測數據表，明確給出Kirin 2026與基準Kirin 9030 Pro在電壓、頻率、歸一化功耗、面積和功率密度等維度的對比數據。這部分內容也使V2版本相比V1版本更強調工程驗證和量化支撐。

此外，V2版本進一步細化了全場景技術路線圖。在移動端，論文補充了TSV從頂層金屬下移至M6層、多有源層堆疊等演進路徑；在AI端，則明確了Ascend系列加速器的迭代節奏，並圍繞Unified Bus、Hi-ONE光引擎等技術展示後續演進方向。